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MSI 815E Pro (MS-6337) Vcore Mod

MSI 社のマザーボード 815E Pro の Vcore 改造.

注意

改造に失敗すると 故障・発火 のおそれがあります. また, このマザーにはいくつか バージョン があるようです (FSB ジャンパの設定が違ったりするらしい?). さらに, このページの記述には間違いがあるかもしれません.
 したがって改造を行う際はこのページの各リンクをご覧になり, じゅうぶんに 確認 を行ってください.
私のは Ver 1.0 ですが, FSB 66→100 設定が取説や基板に書いているのと違いました.

経緯

初期の BIOS バージョンでは Vcore を CPU の既定値から高く設定すると, システムが起動しませんでした. BIOS 1.3 からは Vcore を高く設定しても起動します… が, 電圧をモニタすると Vcore は既定値のままになっています. つまり, たとえば 2.0V の CPU を使う場合 BIOS で Vcore を何 V に設定しても実際には 2.0V のままになってしまいます. そこで Vcore を ジャンパ で強制的に設定できるように改造しました.

調べる

Vcore Circuit(40KB)

Vcore を生成する FET やコイル, コンデンサのそばには Semtech 社の SC1164CSW というチップがありました. データシート (PDF 232KB) を見ると, 確かに Vcore 生成回路を制御するチップです. Vcore を設定する端子は VID0VID4 の5本あります. この端子の設定と Vcore との関係は, データシートの6ページの表を参照してください.
 この端子が Socket 370 につながっているのかと思ったら違います. つながっている箇所を探すと隣の 74F244 の出力端子でした(→ TI の SN74F244 ドキュメント). この入力端子を追うと, Socket 370 につながっていました. このへんの回路は下の図のようになっています.

MS6337 Vcore(8KB)

?の部分をよく確かめていないのに気づきました. その後このマザーは人に貸してしまいましたので確認できません.
 74F244 では, 2つの /G が Low になっていれば 左の Socket 370 の VID0-4 からの入力がそのまま右の SC1164 へ出力されます.
 次に CPU 側のほうを調べてみましょう. Intel(R) Celeron(R) Processor up to 1.10 GHz Datasheet の "2.5 Voltage Identification" にある Table 2. Voltage Identification Definition によれば,

        -------------------------------------------
        VID4 VID3 VID2 VID1 VID0 VCCCORE
        -------------------------------------------
        0    1    1    1    1    1.30
        0    1    1    1    0    1.35
        0    1    1    0    1    1.40
        0    1    1    0    0    1.45
        0    1    0    1    1    1.50
        0    1    0    1    0    1.55
        0    1    0    0    1    1.60
        0    1    0    0    0    1.65
        0    0    1    1    1    1.70
        0    0    1    1    0    1.75
        0    0    1    0    1    1.80
        0    0    1    0    0    1.85
        0    0    0    1    1    1.90
        0    0    0    1    0    1.95
        0    0    0    0    1    2.00
        0    0    0    0    0    2.05
        1    1    1    1    1    No Core
        1    1    1    1    0    2.1
        -------------------------------------------
	注釈:
	1. 0 = CPU の端子が内部で VSS に接続されていることを意味する.
	2. 1 = CPU の端子が内部でどこにもつながっていないことを意味する.
	   TTL の High 電圧にプルアップして使用してもよい.
	3. The Celeron processor core uses a 2.0 V power source.
	4. VID4 は S.E.P. Package のみで有効.
	   VID3〜0 は S.E.P.P. と PPGA 両方で有効.

ということですので, CPU の VID0-4 をプルアップして SC1164 に接続すれば正しく動作することがわかります.
 この資料の CPU ピン配置 (ピン側から見た配置 です) では, AK36 は VID4 ではなく Vss ということになっていますが, PPGA Celeron では VID4 はつねに0なので大丈夫です.
 というか, AK36 が VID4 となっている CPU があるのかとデータシートを少し探しましたが見つからず, じゃあチップセットなどのデザインガイドに AK36 と VID4 との関係について何か書いてあるのかと思いましたがそれも見つかりませんでした.

Pin connetions of older Celeron PPGA(11KB)

気をつけなくてはならないのは, たとえば 0.13μm プロセスな Celeron では AK36 は VID25mV 端子になっています. 従来の VID では VCCCORE は 2V 以下では 0.05V ステップで設定できたわけですが, 新しい CPU ではこの端子を使って 0.025V ステップで設定できるようになっています (旧 Celeron ともうまく互換がとれています):
Intel(R) Celeron(R) Processor for the PGA370 Socket up to 1.40 GHz on 0.13 Micron Process Datasheet
 このへんの事情は Pentium III でも同様のようです:
Intel(R) Pentium(R) III Processor - Datasheets
 こうした CPU 用のマザーでは SC1164 ではなく別なチップ (たとえば SC1187 PDF) が載っているかと思いますが, ご注意ください.

改造

74F244 の入力部分を次のようにしました. 具体的には該当するピンをはねあげてワイヤを接続します. 私はすっかり忘れていましたが, プルアップ処理したほうが安心ですね (74F244 の入力端子5つを 10kΩ くらいの抵抗を通して +5V につなぐ). 配線が切れて電圧がおかしくなって CPU を破損しないよう, 強度にはじゅうぶん注意しました.

(2KB)

改造後は CPU をささずにチェックを行います. テスタでジャンパの設定値と実際の Vcore との関係が正しいことをじゅうぶんに確認します.
 友達にこのマザーボードといっしょに渡したジャンパ設定図:

        -------------------------------
         VID            Vcore
         43210
         -------------------------------
         ・・・・・     2.00    ←規定電圧
         ・・・・■     2.10
         ・・・■・     2.20
         ・・・■■     2.30
                                0.1刻み
         ・■■■■     3.50
         -------------------------------
         ■・・・・     1.30
         ■・・・■     1.35
         ■・・■・     1.40
                                0.05刻み
         ■■■・・     1.90
         ■■■・■     1.95
         ■■■■・     2.00
         ■■■■■     2.05
         -------------------------------
         (ジャンパ有:■ 無:・)

作業中のへろへろなメモ

(30KB)

更新履歴

2004 APR 12
作成

TOP  Email to Kunihiko Nakano(c) FEB 9, 2005